Ein einzelne Speicherzelle besteht aus einem Kondensator und einem Transistor. Der Kondensator speichert die Nachricht, der Transistor dient als Schalter sind in den DRAMs in einer Matrix aus Zeilen und Spalten angeordnet.
Speichermatrix
In dieser Matrix lässt sich jede einzelne Zelle über die Zeilen- und Spaltennummer eindeutig adressieren. Zieht man ein 16-MBit-DRAM zur Betrachtung heran, so besteht es aus rund 16,8 Millionen Zellen. In einer Matrix angeordnet, ergeben sich 4096 Zeilen und 4096 Spalten. Im Fachjargon wird die Zeile oft als Page bezeichnet. Die Anzahl der Spalten gibt die Page Size an.
Die Adressierung des Speichers erfolgt in zwei Schritten. So werden die Adressen für Zeile und Spalte an den DRAM-Chip zeitlich nacheinander übergeben. Dieses Multiplexing genannte Adress-Verfahren hat einen einfachen Grund: Im obigen Beispiel des 16-MBit-DRAMs mit 4096 Zeilen ist eine 12-Bit-breite Adresse zur eindeutigen Zeilenansteuerung erforderlich (2^12 = 4096). Gleiches gilt für die 4096 Spalten. Insgesamt wären demnach 24 Adresspins erforderlich, wenn die Zeilen- und Spaltenadresse zur gleichen Zeit anliegen soll. Durch das Multiplexing halbiert sich die Anzahl der Adresspins - im Zuge der Miniaturisierung nicht wegzudenken.
RAS/CAS
Die Steuerung des Multiplexing von Zeilen- und Spaltenadresse übernehmen die beiden Steuersignale RAS(Row Address Strobe) und CAS(Column Address Strobe). Sie zeigen dem DRAM-Chip an, ob das von der Speichersteuerung (Chipsatz auf dem Mainboard) angelegte Adress-Signal zur Zeilen- oder Spaltenansteuerung bestimmt ist. Ist das für die Zeilenadressierung verantwortliche Steuersignal RAS aktiv, so wird die anliegende Adresse in den Adresspuffer des DRAMs eingelesen und an den internen Zeilendecoder weitergeleitet und dekodiert. Nach einer definierten Verz&öuml;gerung stellt der Mainboard-Chipsatz die Spaltenadresse an den Adresseingang des Speichers. Durch das jetzt aktive CAS-Signal erkennt das DRAM, dass es sich nun um eine Spaltenadresse handelt. Der Adresspuffer liest die Adresse ein und leitet sie diesmal an den Spaltendecoder weiter. Die jetzt eindeutig definierte Speicherzelle kann ihr Datum über die Bitleitung an den Leseverstärker übergeben. Nach der Verstärkung der ausgelesenen Information liegt diese über einen Ausgangspuffer am DQ-Pin des DRAMs bereit. Beim Beschreiben der Speicherzelle aktiviert die Speichersteuerung noch das Schreibsignal WE(Write Enable).. Das DRAM liest die am DQ-Pin anliegenden Daten in den Dateneingangspuffer ein. Der Leseverstärker arbeitet das Datum auf und führt es der adressierten Speicherzelle zu.